求助：uvm中的寄存器模型后门访问

pursues · 发表于 2012-7-30 18:45:27

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急盼各位大侠指点迷津：

uvm中的寄存器模型中的后门访问机制是怎么样的呀，手册上写的太模糊了，只是说绕过物理总线，mimic模拟。
1 后门访问不通过总线配置，那么还是不是真实访问dut中的寄存器呢？如果是的话，怎么做到直接访问dut中的寄存器的（不要简单的说通过逻辑路径哈）呢，感觉想要直接改变dut的寄存器值，就涉及到信号层了。
2 或者后门访问只是寄存器模型自己的一个copy备份值，来模拟dut寄存器的行为？
3 后门模式read/write和peek/poke的实现原理有和区别？

谢谢！

gaurson · 发表于 2012-7-30 22:42:10

好久没看了，就我的了解，后门还真就是给它一个逻辑路径，它直接找到深层次的信号的说，SV本来就支持层级调用信号的嘛。其他的因为没有深入研究过，所以也不好回答。推荐你到国外的UVM论坛区问问，呵呵，国外搞得如火如荼的。

whxqq · 发表于 2012-7-31 20:22:48

我理解是使用backdoor需要提供hierarchy, 有一个函数add_hdl_path。通过hierarchy reference方式访问rtl register。
read/write既有front door模式，也有back door模式。peek/poke是backdoor模式的函数。有一个区别是后者调用时会自动更新mirrored/desired value，前者需要predictor。