PT没有问题，为什么仿真时报timing violation

tigerajs · 发表于 2012-7-27 16:55:42

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但时钟系统，P&R后经PT分析没有Violation。但是仿真出现了setup和hold violation,不知道是什么问题引起的，谢谢。 CLK 加了CLK BUFFER

tigerajs · 发表于 2012-7-27 17:54:30

具体的时钟综合脚本如下

create_clock -period 18 -name CLK -waveform {0 9} {clk}
set_clock_latency 1.4 CLK
set_clock_uncertainty -setup 0.75 CLK
set_clock_transition -max 0.9888 CLK
set_ideal_network {clk}

set_input_delay 1 -clock CLK {di}
set_output_delay 1 -clock CLK {so}

#########################
set_max_transition 0.9888 $top_design
set_max_fanout 16 $top_design

set_false_path -from [get_ports rst_n]
set_ideal_network [get_ports rst_n]
set_dont_touch  [get_ports rst_n】

magic14 · 发表于 2012-7-27 18:23:39

SDF文件有没有加错？

陈涛 · 发表于 2012-7-27 18:24:18

仿真时序与STA时序不一致

tigerajs · 发表于 2012-7-27 19:47:20

是不是需要把set_input_delay 1 -clock CLK {di}
设置成set_input_delay -max 1 -min 0 -clock CLK {di}
谢谢

tigerajs · 发表于 2012-7-27 19:48:24

回复 3# magic14

没有的啊

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