如何理解encouter UG中关于floorplan的说明

wenjg76

下述内容是从encounter UG中摘抄的，其中3和4不太理解，请各位解释一下

The following steps describe the most common sequence for floorplanning:
1. Importing the design.
2. Studying the design’s connectivity.
3. Performing the minimum amount of floorplanning based on the chip design floorplan, or
   do no floorplanning at all.
4. In some cases, no floorplanning is required. For example, a front-end designer might
    want to predict the quality of the design’s netlist by initially placing the entire design
    without any floorplanning. This iteration provides a good indication of how the blocks
    should be located and arranged together with the larger modules. After a few iterations,
    it should be clear how to position the blocks and modules in the floorplan.

damonzhao

怎么不理解？

wenjg76

回复 2# damonzhao

    我的理解是：
    在读入网表后，工具会根据它的算法，为你的设计作一个默认的floorplan,
    那么第3句，就是尽量少的对它的默认floorplan作改变，
         第4句，好像也是这个意思，

   这样的话，一方面可以衡量你的网表是否符合它的工具风格，
                 另一方面，让你知道，用它默认的floorplan，会布出什么样的效果。

damonzhao

嗯，就是让工具提供一种floorplan的方案供参考

其实如果外部有限定条件的话，如比pin的摆放位置有要求，就要先满足这个，然后再做
如果没有任何限制的话，就用它默认的给出参考的floorplan，毕竟是timing driven的，参考价值比较大

wenjg76

回复 4# damonzhao


    恩，工具给出的参考floorplan肯定考虑到了后面的时序收敛，
    所以，如果我们能基于这个参考作改动（尽量小的），工具肯定是很高兴的
    谢谢版主的及时回复

joemool

Could you tell me which EDI version you have?
Seems like it is an old UG.

I will check the latest one to find if there are any confusing lines.

wenjg76

回复 6# joemool


    EDI91

    最近阅读ug时，的确发现同一个问题在ug和fetxtcmdref.pdf的描述有出入的情况，
    如果版主有时间校正，我可以短信你。当然不排斥偶的理解有误啊:）

joemool

回复  joemool


    EDI91

    最近阅读ug时，的确发现同一个问题在ug和fetxtcmdref.pdf的描述有出 ...
wenjg76 发表于 2012-10-20 01:01

                               
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   短信就算了，EDI 9.1的版本我们已经不再进行修缮了，正在对EDI12的UG和其它文档进行修改，我只能根据你说的情况看看EDI12是不是仍旧保留了EDI9.1的内容，并进行check。如果有问题，我会要求修改在EDI12上。最好是写个邮件给我，我以便于转发给相关同事。

论坛私信我

ICSYS

回复 8# joemool


   能否增加command的example啊，这一点上enc做的就没有其他工具好。

ICSYS

回复 8# joemool


   能否增加command的example啊，这一点上enc做的就没有其他工具好。