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[求助] 请教一下在DC中读入verilog时,怎么处理verilog中的include

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发表于 2012-7-19 21:42:39 | 显示全部楼层 |阅读模式

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如果单独读入include的文件
会说里面的define不合法。不知道怎么处理。
谢谢
发表于 2012-7-19 22:22:47 | 显示全部楼层
就是直接include。
既然报不合法,多半是你的include文件有问题
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 楼主| 发表于 2012-7-19 22:36:35 | 显示全部楼层
include 文件里面只有
参数定义和宏定义两种啊。不应该不认识啊
perameter
define
就这两种
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发表于 2012-7-20 17:26:28 | 显示全部楼层
include文件的路径加入search path. include文件本身不需要单独综合。
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 楼主| 发表于 2012-7-21 23:02:33 | 显示全部楼层
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