请教前辈们一个关于jitter影响因素的问题

xixizhihua · 发表于 2012-7-12 13:29:15

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本帖最后由 xixizhihua 于 2012-7-12 17:03 编辑

一般定义上说，jitter是由PLL在产生时钟信号时产生的抖动，将造成的周期的不稳定。在后端设计时，一般用uncertainty，来设置timing contrain，从而考虑jitter带来的时序问题。
从这点上看，jitter，在PR开始后，就是一个固定值，不管PR的floorplan怎么摆，或者如何绕线，这个值都不会变化。
但也有人说，后端要减少jitter，需要尽量减少时钟路径上的gate个数，或者缩短时钟路径长度。
但我觉得，缩短时钟路径长度，的确可以减少OCV，但是这是否能减少jitter，我就不确定了。
请问一下，后端的操作，可以减少jitter吗？
如何可以的话哪些操作可以影响到jitter？这个jitter又是怎么定义的，它和OCV怎么区分呢？
如果不行，那么是否jitter的大小与时钟路径的部署完全没有关系，仅与PLL相关。