set_false_path问题

AveryYoung · 发表于 2012-6-28 13:56:21

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最近在论坛看到一个关于set_false_path的问题

有点疑问，

在FAQ中，看到这样一句话，“在设计严格的公司会在分频时钟之间加入set_false_path的约束”

问题：那么，如果存在一些跨域的控制信号需要检测时间，那么这样设置后，不是变成不检测了吗？

我的一个师兄和我说，

可以在dc的时候先set_false_path下，这样可以有比较好的网表
但是在后端布线时的sdc文件就可以把set_false_path去掉。

请问，这样合理吗？

陈涛 · 发表于 2012-6-28 15:30:57

跨域的控制信号用特殊的做法（算法）保证之间的信号正确传递

具体做法每个公司不同

你师兄说的不是不行，只要他可以保证false path下得到的path delay不要太长

AveryYoung · 发表于 2012-6-28 16:06:23

回复 2# 陈涛

那为了“严格的设计”，是不是全部都用set_false_path了？包括APR和sta的所有过程？

AveryYoung · 发表于 2012-6-29 10:22:33

回复 2# 陈涛

版主，我尝试了下，如果我在dc和pr过程都加上了set_false_path的约束，然后在sta过程中，将这个约束注释掉，
之所以这么做是因为我希望在sta时能够查下clk和clk32这两个时钟间的信号关系，然后发现了pt的报告有如下的min delay violation；
trng_data是外部输入，在约束中加了set_input_delay，
rand_data_syn_reg_0_是内部的一个在clk32域下的信号用于锁存外部的trngdata，
报告如下：
Startpoint: trng_data (input port clocked by clk)
  Endpoint: digit/control/rand_data_syn_reg_0_
            (rising edge-triggered flip-flop clocked by clk32)
  Path Group: clk32
  Path Type: min
  Point                                                 Incr    Path
  ------------------------------------------------------------------------------
  clock clk (rise edge)                               0.00000 0.00000
  clock network delay (propagated)                   0.00000 0.00000
  input external delay                               0.00000 0.00000 f
  trng_data (in)                                     0.00000 &  0.00000 f
  digit/control/rand_data_syn_reg_0_/D (QDFFRSBN)    0.00024 &  0.00024 f
  data arrival time                                              0.00024

  clock clk32 (rise edge)                            0.00000 0.00000
  clock network delay (propagated)                   1.61813 1.61813
  clock uncertainty                                  0.25000 1.86813
  digit/control/rand_data_syn_reg_0_/CK (QDFFRSBN)             1.86813 r
  library hold time                                  0.01247 1.88061
  data required time                                           1.88061
  ------------------------------------------------------------------------------
  data required time                                           1.88061
  data arrival time                                           -0.00024
  ------------------------------------------------------------------------------
  slack (VIOLATED)                                              -1.88036
报告中，基本上可以确定的是，一个input信号（）

AveryYoung · 发表于 2012-6-29 10:26:19

回复 2# 陈涛

我比较疑问的是，
如果我没有加上这个set_false_path的约束，从dc一直到pr，sta。那么最后时序分析就没有问题；

我不太明白，这个set_false_path到底有什么作用？
因为按道理，input信号和内部信号（clk32域下）之间的时序也是要查的，那么是不是不应该加上这个set_false_path？
而在FAQ中，又说道，“严格设计”会加上set_false_path，如果设置了不查时序，那怎么会是“严格设计”呢？