初学者请教一下

岁月永恒

你好，   

我是verilog的初学者，看过几本verilog的书籍，对里面简单的例子已经非常熟悉。由于一直对arm比较感兴趣，前几天在论坛看到这本书，非常喜欢，就买了一本，可是学习起来后发现理论知识和实践还相差甚远。

在uart的例子中，每句话、每个always块是什么意思肯定是明白的。但对于时序很吃力的可以看个大概，且各个always快相互影响、相互制约有点看不太明白。如果自己动手写肯定还差很多。我想后面arm的源码肯定是看不明白了。

想跟您请教一下，对于我现在这种学习水平，怎样才能提高verilog水平，需要从哪开始着手进行练习。

谢谢~

free-arm

Hi, 你好。
Verilog RTL的规则很简单，一般来说就如同书中所说的三种形式：assign语句，always逻辑赋值语句和always时序赋值语句。后面我们要做的是采用这三种形式来达到某种目的。

你先确认你理解这三种赋值语句的意义。每个语句会得到一个啥样的输出结果，这个必须清楚。一般来说，always时序赋值语句的给值，在下一个时钟沿后生效。其他两个赋值语句会立即生效，这个搞清楚了，后面的任务就是利用这种规则达到自己的目的。

你现在还没有习惯采用这三种赋值语句达到自己的目的，因此也就不理解别人为什么要这么做，来达成某个目的。你可以先仿真琢磨琢磨，也可以仿真一些简单的RTL任务来理解这三种语句搭配的效果。

先给你出个题目吧：

1. module test (
   
2.                       clk,
   
3.                       rst,
   
4.                       a,
   
5. 
   
6.                       x
   
7.                     );
   
8. 
   
9. endmodule
   

复制代码

其中a只有在出现连续四个高电平的情况下，x输出一个周期的高电平。你先写写看，看看自己如何运用规则来完成自己的目的。

free-arm

Verilog RTL的规则简单，我们只需掌握这个规则，照章行事，一点点的熟练起来，即可写出漂亮的RTL出来。当然，可能刚开始错漏百出，不过没关系，重要的开始，慢慢的积累经验，积累对RTL的掌控力，那么写出处理器内核也只不过是手熟而已。

岁月永恒

回复 3# free-arm


    非常感谢您的答复，对于您跟才给出的小test，我写了一下，望批评指正。

1. 
   
2. `timescale 1ns/10ps
   
3. module test(clk,rst_n,a,x);
   
4.   input        clk;
   
5.   input        rst_n;
   
6.   input        a;
   
7.   output       x;
   
8.   reg  [2:0]   cnt;
   
9.   always@(posedge clk or negedge rst_n)begin
   
10.     if(~rst_n)
    
11.       cnt <= #1 3'b0;
    
12.     else if(a)
    
13.       cnt <= #1 cnt + 1;
    
14.     else if(cnt==3'd5)
    
15.       cnt <= #1 3'b0;
    
16.     else
    
17.       cnt <= #1 3'b0;
    
18.   end
    
19.   assign x = (cnt==3'd5)? 1 : 0;
    
20. endmodule      
    
21. 
    

复制代码

1. 
   
2. `timescale 1ns/10ps
   
3. module tb_test();
   
4.   reg   clk=0;
   
5.   reg   rst_n=0;
   
6.   reg   a=0;
   
7.   
   
8.   wire  x;
   
9.   always  clk = #10 ~clk;
   
10.   initial #50 rst_n=1;
    
11.   initial begin
    
12.     #75   a=1;
    
13.     #100  a=0;
    
14.     #50   a=1;
    
15.     #30   a=0;
    
16.     #100 $finish;
    
17.   end
    
18.   
    
19.   test U1(.clk(clk),
    
20.           .rst_n(rst_n),
    
21.           .a(a),
    
22.           .x(x)
    
23.   );
    
24.   initial begin
    
25.     $fsdbDumpfile("dump.fsdb");
    
26.     $fsdbDumpvars();
    
27.   end
    
28. endmodule  
    
29. 
    

复制代码

free-arm

回复 4# 岁月永恒


    非常不错，就是这么个意思。在这里，你的设计中检验5个时钟沿。

  建议你购置一块FPGA开发板，慢慢的从点亮LED灯开始，到不断使用各种IP来完善设计。你有了开发板，你就有责任来独立做一些事情，那么这种责任会让你成长。

  不过不建议你放弃，很多事情都是勉为其难才成功的。不是很多事情都是恰到好处，难做的事情克服一下，就是另外一番洞天了。

岁月永恒

回复 5# free-arm


    嗯，好的，谢谢您~

jm2000

感谢free-arm，给初学者指出一条道路；

free-arm

回复 7# jm2000


不敢当。Verilog RTL是如此简单而高效的编程方式，希望更多人爱上它，并作出成绩来。

mnp55

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