关于FPGA综合的问题

AveryYoung

回复 8# guoyu


    ripple这个警告好像是有，还真没注意。

至于你说的en控制是什么意思呢？
我现在的设计，是由一个分频模块输出16分频的时钟，然后送到各个module里面，各个module之间有协同工作的情况

chenfengrugao

先用nLint检查verilog源代码，排除组合逻辑循环等。综合时仔细看综合报告，注意每一个警告。再看时序报告。