关于FPGA综合的问题

AveryYoung · 发表于 2012-6-12 14:16:51

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请问各位有没遇到这样的情况
以下的情况在modelsim下都已经前仿真通过。

某次综合的结果SOF，烧写到FPGA里面，调试，发现有问题（问题可能是多方面的，比如，没有任何反应等），用signaltap pre_syn观测相关信号，再次综合，FPGA调试后就没有问题。

请问这么怪异的现象是怎么回事

我总结了一些可能
1.整个设计没有加任何的sdc，直接综合，会不会是时序上的错误？
2.整个设计使用的时钟是13M的16分频时钟，会不会时钟过快，在hold时序上有问题，因为如果用32分频，别人做的一个设计，就没有问题。
3.曾观测过某个状态机的信号，发现FPGA综合采用onehot编码，会不会是我的状态机有150来个状态，所以就出问题了？
4.对于上面的这个问题，我已经修改为分层状态机，就是用3个3bit宽度的状态机去替代原来的8bit状态机，但是一样有问题。

Timme · 发表于 2012-6-12 16:04:04

不加sdc, 综合时就不检查时序, 最后综合出什么东西就只能拼人品了...

poiu_elab · 发表于 2012-6-12 22:47:41

可以大概确定是时序的问题

SKILLER · 发表于 2012-6-13 09:45:15

加上约束，看看有没有setup/hold violation，FPGA里面添加了之后它会自动报report的

guoyu · 发表于 2012-6-13 16:24:18

不要轻易怀疑是时序的问题。好好进行功能仿真，看看代码风格怎样。比如分频后，是用使能信号呢？还是直接把分频后的钟作为别的模块的时钟了。

AveryYoung · 发表于 2012-6-13 22:18:27

回复 5# guoyu

我也不是太认为是时序，但是状态机的风格也不知道怎么样才是对的，只是知道这个状态机很大，而且是二段的状态机
分频时钟方面是分了频就直接给所有模块使用，统一使用16分频。

falloutmx · 发表于 2012-6-14 09:53:33

插入东西后再次综合，功能代码没改变，结果却正常了，这就说明一定是时序问题了。不信你随便加些代码，多综合几次，肯定有能成功的。

guoyu · 发表于 2012-6-14 10:33:11

那么你的分频方式会不会产生ripple clock的警告呢？我建议采用全同步时钟设计，分频后产生en信号，别的模块的触发器在en有效时翻转。还有就是HOLD时间不会因为时钟快慢而违规与不违规的。13M的钟分频16，那连1M都不到？

guoyu · 发表于 2012-6-14 10:39:00

Modelsim并不检查代码风格，你把不能综合的语句写进去，前仿也能通过。可以手动指定状态机的编码方式。Signaltap里可以直接添加状态机信号，你看看manuel.

AveryYoung · 发表于 2012-6-14 12:50:07

回复 9# guoyu

我用signaltap的pre-syn下去观察状态机和某些我认为可能会导致问题的信号，然后综合一次再编程烧写
然后，我就发现，一切都正常，功能全部正确。

这就是让我很无奈的地方，为什么signaltap一观察，就什么问题都没哟了啊

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