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[原创] CPLD控制系统中电源受时钟干扰问题

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发表于 2012-6-11 20:02:49 | 显示全部楼层 |阅读模式

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各位大侠:
     鄙人在实现一个基于CPLD的控制系统中,输入时钟为32MHZ左右,基于该时钟会产生其他速度为10MHZ以下的方波,
产生方波时CPLD的电源VCC(+5V)和GND会产生如下的干扰(周期约30ns,幅度为+/-500mV以内), 不知该如何消除该干扰?
   

VCC被干扰后的波形

VCC被干扰后的波形

    烦请大师指点,多谢!
发表于 2012-9-1 08:12:50 | 显示全部楼层
1.首先要保证你的测试方法没有问题,建议用接地环测试再看看
2.如果有的话一般是电源滤波和布线的问题,时钟一般要包地 ,电源用大电容加磁珠再加小电容并联,条件允许可以加完整低平面、电源平面
发表于 2012-10-9 16:38:05 | 显示全部楼层
1.从波形按看的测试方法可能有问题,测试+5V的纹波最好用面积尽可能小的地环探头测试去耦电容两端.
发表于 2012-10-26 11:54:18 | 显示全部楼层
之前有遇到过这种问题,数字这块是个干扰源,布板和走线要相当的注意
发表于 2012-10-27 13:00:03 | 显示全部楼层
能否把你的PCB图贴上来!
发表于 2014-3-14 19:39:55 | 显示全部楼层
地线一定要注意。
发表于 2014-3-21 11:54:40 | 显示全部楼层
目前看是30M左右的噪声,可以加电容试试
发表于 2014-3-25 19:44:29 | 显示全部楼层
如果测试手法没问题的话,可以在时钟输出端串联一个33R~51R之间的电阻,抑制时钟的上升沿,减小噪声,另外检查一下CPLD电源管脚是否有去耦电容。如果32M时钟是由有源晶振产生的,最好在晶振的电源脚和主电源网络之间加磁珠隔离。
发表于 2014-3-27 18:51:24 | 显示全部楼层
这说明时钟干扰了电源。用的是有源晶振吧?如果是电源需要通过磁珠隔离、滤波后再后有源晶振供电。
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