求教 Xilinx TCL问题。

relvis · 发表于 2012-6-10 14:56:49

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请问怎么样可以通过XILINX的TCL命令来设置类似ALTERA的“set_global_assignment -name VERILOG_MACRO "use_input_a=1" TCL命令或者像是在Quartus 2里面在Assignmet->Settings->Analysis &Synthesis Settings->Verilog HDL Input那样的可以设计Verilog HDL macro的办法？
或者可以这么说 XILINX能通过设置来设置VERILOG宏定义么？

duan_dzj · 发表于 2012-6-11 15:42:34

等待高手指点，我也学习学习

持证须知 · 发表于 2012-6-26 11:13:27

学习了

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