版图设计。电容。噪声。隔离。

severdesigner

1.poly电容在刻蚀的时候也会聚集大量电荷，如果这些电荷超出该电容的容量会不会损坏电容？
2.旁路电容下级板接地，上级板接电源于MOS电容的栅极接电源，这两种都是提高电源的稳定性，有何区别？
2，数字信号的噪声产生于栅极，而栅极又在我们做的隔离环的上面，怎么就能起到隔离噪声的效果呢？

fuyibin

1.poly电容在刻蚀的时候也会聚集大量电荷，如果这些电荷超出该电容的容量会不会损坏电容？
2.旁路电容下级 ...
severdesigner 发表于 2012-6-8 22:18

                               
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1. poly cap 在etching时候聚集电荷，造成failed，你是能控制的么？这是process 和 fab的问题，你只要符合design rule就ok了
2. bypass cap 通常都用mos cap来做， mos cap电容更大，面积更小
3. 数字信号噪声产生于栅极？ 谁告诉你的？所以你的这个问题没人会懂

综上，感觉你是典型的旁门左道，再下去就走火入魔了，呵呵

severdesigner

天线效应是工艺引起的，但是我们可以设计版图的时候来减小它发生的可能性啊。
数字信号产生不就是由于栅上的电压的波动，对于产生于哪里？我错了。呵呵。请求正解。

fuyibin

天线效应是工艺引起的，但是我们可以设计版图的时候来减小它发生的可能性啊。
数字信号产生不就是 ...
severdesigner 发表于 2012-6-9 08:13

                               
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天线效应是可以用design rule来检查的，通常来说mosfet gate oxide远比 cap insulator脆弱
所以通常大家在长线连接的mosfet gate处做保护
数字电路对于模拟电路的噪声主要通过衬底耦合，所以需要guard ring，
用nwell guard ring，相当于在噪声源和敏感电路之间插入一个电阻，使得这个通路的阻抗变大，噪声不容易couple进来
用ptap guard ring，噪声耦合进来了，但是通过接地，提供一个低阻通路，把噪声（电流）引到地上，不影响device
还有就是比较noise的数字信号线和模拟信号线平行，通过寄生耦合，产生crosstalk ，那么这时候要做shielding
但是你说的不属于里面任何一种，不知道栅上怎么会平白无故产生noise
至于噪声如何产生的，那是由于数字电路大量逻辑门和dff  toggle，有很大的脉冲电流，电源/地都比较脏
如果数字电路的地和衬底有100mV的ripple，那么整个衬底都是连在一起的，有电压差就会产生电流，这时候噪声电流就产生了

severdesigner

真好。这就是我想要的答案嘛。谢谢了啊。不然我真走火入魔了。

enjoy545352

受教了啊。

allen_tang

回复 3# severdesigner


    天线效应只要满足design rule即可，因为fab制定的rule已经很保险了。

    另外，对于数字noise大的问题，你说的gate端noise大是因为数字部分信号转换相对模拟部分太快，很容易toggle到，数字产生noise在于信号电平切换速度快，gate端信号快速翻转，造成source与drain端快速的charge或者discharge，等同于在不停对sub充放电，这样会通过sub影响到模拟部分。
    很多dnw或者NBL制程都能很好的隔离噪声，在独立power&ground走线，信号线拉开space，shielding的用干净的电源线，这样就没多大问题了。

树上开花

学习了

Rucas

(⊙o⊙)哦，原来如此

le_levi

4楼和7楼讲的真好，受教了！