请教高手，比较器延迟怎么减小？

wbx9070 · 发表于 2012-5-28 21:48:39

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我采用三级放大器级联，构成了一个比较器，带宽在400M，增益120dB。但是输出延时有40纳秒，远大于时钟频率。请问一下从哪些方面去减小电路的输出延时。谢谢大家。

semico_ljj · 发表于 2012-5-29 12:31:46

高速比较器一般是一到两级啊，40ns也太大了吧，寄生cap太大？
即使4ns也太大了，不太可能啊，设计的结构就出了问题了？

semico_ljj · 发表于 2012-5-29 12:33:45

除非刻意做的延时，一般延时1ns以内，甚至远小于1ns

fhchen2002 · 发表于 2012-5-29 12:42:22

回复 1# wbx9070

What is your signal over-drive?
Delay is a strong function of over-drive level.

cuittuo · 发表于 2012-8-18 21:07:28

哈哈hah

xi8meng · 发表于 2012-8-18 22:52:30

回复 1# wbx9070

LZ上个电路和仿真图吧。个人觉得你指的带宽是不是GBW了？如果是3db带宽，对于三级级联（电阻负载？）的比较器的延迟应该不会超过20ns。

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