AStro 导出的.V文件对底层module的端口有改动

SKILLER · 发表于 2012-5-18 13:34:56

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将设计的时序约束加紧的时候，发现astro会在顶层模块中就对时钟以及高扇出的reset信号等插入buffer，然后直接在子模块中加入端口，作为不同dff的输入，而将子模块原本的clk断开，下图是网表中子模块端口的pin，以及verdi中子模块的输入pin！
astro子模块新增端口.png

应该是为了时序需求，请斑竹详细讲解！！！

Daisy.Chen · 发表于 2013-7-18 15:23:07

回复 1# SKILLER
我也遇到这个问题，不知道后来你有没有解决

[讨论] AStro 导出的.V文件对底层module的端口有改动