为什么编写verilog代码的很少提供testbench????

fj773 · 发表于 2012-5-16 08:23:52

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看了好几本书，上面那基本上都那样的
前面的代码跟后面的testbench都分开来讲，搞不懂这样子有什么好处？

只给个代码，编译过了能说明什么啊？？？？？？？

bob_haohao · 发表于 2012-5-16 09:24:04

因为testbench文件是根据自己的功能需要添加的，你也许只是观察某一路信号的几个状态，所以没必要写一个很完善的测试代码。

emukwok · 发表于 2012-6-13 19:23:13

一般只有比较复杂的设计才会给出tb，简单的没有必要

刹那天堂 · 发表于 2012-6-13 19:43:58

testbench，，每个人写的风格都不一样，，而且比较难看懂呃。

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