case 参数传递求解

orlye · 发表于 2012-5-10 21:05:52

verilog好像没有的……
你可以多定义几个wire……
assign net1=(cnt>=0) & (cnt <x1);
assign net2=(cnt>=x1) & (cnt <x2);

然后case ({net1,net2})

frinos · 发表于 2012-5-11 10:56:19

什么意思，中文解释，别数学表达式

sgy004 · 发表于 2012-5-11 12:03:35

不是偷懒啊，计数器位数多的咋办啊关键是参数的话你不可能挨个写啊

sgy004 · 发表于 2012-5-11 12:04:49

不是偷懒如果是参数的话不可能挨个写啊因为你不知道参数是几啊

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