资源太多，布线有问题

easychen · 发表于 2012-5-9 09:40:43

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我现在采用Altera的EP4CE6F17C8做案子，
目前已用资源为94%，结果不做任何改动，每次编译出来的效果都不一样，
选择过速度优先，平衡和面积优先，效果都不行。
有没有办法在不换FPGA的情况下，改善这个问题呢？
请教给位了~

vongy · 发表于 2012-5-9 11:06:43

可以尝试一下先把一些大的模块用SYNPLIFY合成VQM再试试，这样时序有可能会好一些。

solarwafer · 发表于 2012-5-9 11:47:13

能改动的东西很小，举个极限的例子，你占用了120%，不换片子，能放么。

lanliang · 发表于 2012-5-10 10:25:50

优化代码

easychen · 发表于 2012-5-10 11:26:32

回复 2# vongy

木有用过~长见识了，学习一下。谢谢啦~

easychen · 发表于 2012-5-10 11:27:46

回复 3# solarwafer

可是现在只有95%，挤挤总能放下吧？换片子又要加很多银子，客户不肯噢~工程师不好当啊~

timyang8292 · 发表于 2012-5-10 11:32:15

在FPGA中，布线是需要占用资源的，并且，存在利用率问题。
器件越大，利用率越低，高端器件的利用率常常才80%不到。
换工具综合能一定程度上面缓解，另外，可以选择优化的选项。
再不行，就得修改设计。

easychen · 发表于 2012-5-10 11:32:39

回复 4# lanliang

呃~理应这样，不过不简单啊~

miaoxuerong · 发表于 2012-5-10 12:37:52

优化代码，或者增加区域约束。

solarwafer · 发表于 2012-5-10 14:46:33

回复 6# easychen

你这个优化的空间很小，不能满足需求，只能换片子

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