怎么降低clock latency？（已解决）

zhq101213 · 发表于 2012-5-7 18:46:37

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本帖最后由陈涛于 2013-3-12 12:10 编辑

如何降低clk 延时？

陈涛 · 发表于 2012-5-8 13:45:43

原因会很多，比如，floorplan不合理，clock skew或者transition time要求得太小，使用的clk buf太小，有特殊的latency设置，多个clk之间设置了balance，不同的clk有共用的leaf pin，等等，，，，
要自己去找

陈涛 · 发表于 2012-5-8 15:20:16

encounter在這方面比較笨，要避免讓它做這個
具體做法以前討論過

shycat · 发表于 2012-5-8 23:15:21

给你个参考，我的设计 10万个寄存器，不做cts opt，latency为6,7ns左右，skew为0.3ns，周期为6.2ns，runtime为1个小时。我觉得latency和skew都可以继续优化。。。也在找原因

shycat · 发表于 2012-5-8 23:17:12

你的latency和runtime都有点离谱了，一般我是不会等待超过2,3个小时的结果。我们一天上班才8个小时。不管在大的设计也要想办法降低一下debug的iteration，否则只有加班了

shycat · 发表于 2012-5-8 23:19:54

补充一下，我的机器配置8核，16G内存，全速跑出来的结果

damonzhao · 发表于 2012-5-9 09:48:22

如果Floorplan不合理，那就可能性很大，左边一坨，右边一坨，肯定Latency很大

damonzhao · 发表于 2012-5-9 10:24:11

回复 11# zhq101213

做一个ct，看分布吧，如果就是FF比较多，互相间比较远，那没办法。很简单，一万个FF和十万个FF，想同设置，明显后者的latency大。

后端来讲，cts的设定，大同小异。如果差别比较大，前端的时钟设置，以及模块划分，再就是后端的布局是很重要的考虑点

个人看法，仅供参考

shycat · 发表于 2012-5-9 21:05:30

我用的是edi，今天我的latency已经降到6ns以下，过几天估计情况会更好，另外我是从综合做起的，很熟悉design，建议从设计角度考虑一下，会有新突破

damonzhao · 发表于 2012-5-10 09:29:17

回复 16# zhq101213

真是不同的case有不同的原因呀

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