怎么降低clock latency？（已解决）

Timme · 发表于 2013-6-26 08:08:49

给你个参考，我的设计 10万个寄存器，不做cts opt，latency为6,7ns左右，skew为0.3ns，周期为6.2ns，runtim ...
shycat 发表于 2012-5-8 23:15

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latency为6,7ns，假如OCV为10%就意味着latency带来的skew有600~700ps，加上无OCV时的skew 0.3ns，实际的skew逼近1ns。。。这时很多寄存器路径都要加DLY Cell，带来显著的面积功耗增加。。。这样的结果也可以接受吗？

andy2000a · 发表于 2013-8-11 18:20:35

如果 skew 1ns ..
那能跑最快 clock 會多快 ?

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