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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › UVM中DUT的interface的连接问题
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楼主: heritor

[求助] UVM中DUT的interface的连接问题

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grow
发表于 2016-4-1 22:58:03 | 显示全部楼层
回复 4# zhaowf


    uvm_test_top不是uvm_root的实例名，uvm_root是更高一层
    uvm_test_top是你的case的最顶层，是uvm树的次顶层。
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shcet
发表于 2019-5-10 14:03:37 | 显示全部楼层
论坛斯帖
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