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本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计,包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数(N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可通过Synplify Pro或FPGA生产厂商的综合器进行综合,形成可使用的电路,并在ModelSim上进行验证。
概述...........................................................................................................................1
计数器...........................................................................................................................1
普通计数器..................................................................................................................1
约翰逊计数器.............................................................................................................3
分频器.................................................................................................................................4
偶数分频器..................................................................................................................4
奇数分频器..................................................................................................................6
半整数分频器.............................................................................................................9
小数分频器................................................................................................................11
分数分频器................................................................................................................15
积分分频器................................................................................................................18
这是下载文件:
使用VHDL进行分频器设计.rar
(314.65 KB , 下载次数:
208 )
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