新手问个低级问题--关于流水线中的寄存器模块的

matlinsas

在CPU设计中，寄存器模块通常都是用的时序器件，这样的话不是相当于在流水线中间插入了一级吗？



如图所示，图中的Regfile就是是时序器件。




补充说明一下：
举个MIPS五级流水线的例子，IF，ID，EX，MEM，WB
时钟1上升沿时，在ID级输出访问的寄存器地址，但是由于寄存器模块是时序的（我的理解是：时钟上升沿输出，如下面代码所示），到时钟2的上升沿，才会输出结果；
而ID/EX寄存器又是时序的；
这样的话。ID级访问寄存器，访问结果不是需要两个时钟才能输出到EX段吗？
而且看到好多代码中都是这样写的（OR1200 、ucore ）。。求指导。谢谢。。


  always @(posedge clk_i or posedge rst_i)
  begin
    if(rst_i)
    begin:INITIAL_SECTION
      integer i;
      for(i=0;i<32;i=i+1) mem <= 32'b0;
    end
    else begin
      douta <= ena?mem[porta]:32'b0;
      doutb <= enb?mem[portb]:32'b0;

      if (enc && portc != 0)
      begin

mem[portc] <= dinc;
      end
    end
  end




谢谢。。

jm2000

这样的效率是低的，应该是一个组合电路比较好：
assign reg_data_0 = registers[read_idx_0_d];
assign reg_data_1 = registers[read_idx_1_d];

其实OR1200的结构不一定是最优的；开源的，不是商业的；