在线求助:clock delay

shura_1206 · 发表于 2012-4-5 11:09:38

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假设有一外部时钟clka和数据data, data和clka相关,
现在由于设计需求,需要在clk后加一个器件后再引入core,即clkb,
此器件会使clk信号产生延迟,延迟的时间是ff:2.2ns到ss:6.4ns,
这个时间的不定,肯定会导致时序问题,请问我该如何写约束文件?

是用          set_clock_uncertainty 4.2 -from [get_clocks clka] -to [get_clocks clkb] 好?
还是用       set_input_delay  6.4 -max 2.2 -min -clock [get_clocks clkb] [all_inputs] 好?
还是用       set_clock_latency 6.4 -max 2.2 -min -clock [get_clocks clkb]                好?