FPGA毛刺的困扰

hexuezu

就是一个很简单的计数器的程序，后仿的时候就出毛刺了，用的是ep1t6240系列的，用的时钟50MHz，。我不明白是quartusII自己的仿真容易出毛刺，还是调用第三方的时候也容易出毛刺。请问一下应该怎么消除，是跟时序约束有关吗，还是什么？

gordon_m

E. 这个肯定跟设计有关的.

把源程序和波形贴上来.给大伙看看

guoyu

先仔细看看程序有没有错。后仿肯定有毛刺，但只要数据在时钟上升沿前后稳定就行了。

s00750

楼上有理

110500623

组合电路容易产生毛刺，最好所有的都用时序电路，个人理解。

hexuezu

回复 3# guoyu 跟布局布线没有关系吗？

hexuezu

回复 2# gordon_m
module mod1(clk,clr,counter,en);
input clk,clr,en;
output  [3:0]counter;
wire clk,clr,en;
reg [3:0]counter;
reg [3:0] counter_reg;
always @(posedge clk)
begin
  if (!clr)
  counter_reg<=4'b0000;
  else if(en)
  counter_reg<=counter_reg+4'b0001;
end
always @(posedge clk)
counter<=counter_reg;
endmodule

hexuezu

回复 5# 110500623 就是用的时序电路，但是还是有毛刺

warmheard

要正确对待毛刺，时序电路只要在clk有效沿附近没有毛刺就没有问题，计数器毕竟是组合逻辑，一定会出现竞争冒险，不碍事的。

wangminhua2

额,少用组合逻辑吧