如何控制FPGA布局布线？

txd208 · 发表于 2012-3-23 14:10:19

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请问在XIlinx中如何能控制综合过程之后的布局布线的过程？比如我写了一个模块在A这个区域，而这个模块要调用一个RAM，实际中RAM会有很多，为了提高设计的性能，我怎么才能尽可能选择离我这个模块近的RAM呢?也就是在综合的时候能不能加一些约束什么的？？谢谢！

duan_dzj · 发表于 2012-3-23 17:31:16

可以的。你在planahead下面提供面积约束，或者在ucf下面选择RAM 的X0Y0这类位置约束了。位置远近最好根据你的逻辑自己判断了。

iself · 发表于 2012-3-23 20:23:48

最好的方法就是在planahead 通过pblock来实现！

leona1527 · 发表于 2012-3-24 10:27:06

小的模块我手动布局玩过规模的大的模块我没玩过

夜尽天明 · 发表于 2012-3-30 21:35:08

无需考虑

feixiangdexn · 发表于 2012-4-8 15:38:55

新手，来学习了

suifengqu103 · 发表于 2012-8-30 11:46:21

哇塞，原来布局布线也可以控制啊

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