verilog网表导入cadence生成原理图的问题

shujixyz · 发表于 2012-3-2 18:24:15

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本帖最后由 shujixyz 于 2012-3-2 18:34 编辑

最近学习数字电路的设计流程，参照
<Digital VLSI Chip Design with Cadence and Synopsys CAD Tools >
这书做实验，今天想利用verilog结构级网表导入cadence生成原理图，
一直得不到结果，不知道什么原因，下面是一些截图。请高手帮忙。

先是填入verilog文件和库文件等
（moore_dv.v使用UofU_Example库通过DC综合得到）

点OK之后，CIW显示导入完成了

运行之后log是空的，但网上有个例子显示成功了有列表

最后库里面也是空的，根本没生成视图，

shujixyz · 发表于 2012-3-3 13:12:41

在RHEL4 下面运行没问题，擦。。

conghung2012 · 发表于 2012-5-9 20:53:16

这个windows版本问题。

3070433056 · 发表于 2013-1-4 11:35:24

请问现在解决了么？要是解决了怎噩梦解决的，请教一下。

sodede · 发表于 2013-11-28 12:10:58

我也遇到过这种情况
先是查看verilogin.log文件，该文件又让查询ncvlog.log.
最后，发现是因为端口命名错误，导致输出为空

exm092 · 发表于 2013-12-16 10:20:58

回复 1# shujixyz
你的问题解决了吗？我现在也遇到同样的问题，能帮忙解决吗？

ershier86 · 发表于 2014-5-20 21:05:45

本帖最后由 ershier86 于 2014-5-20 21:10 编辑

回复 6# exm092

请问你有8-bit ADC的verilog-a文件吗？现在仿真需要。谢谢啦！

jtianen · 发表于 2014-5-27 12:22:48

换个环境再跑一下？

appleyuchi2 · 发表于 2016-3-14 17:04:35

你根据的那本书的哪一页啊？？？？？？？？？？？？？？

sy1success · 发表于 2016-8-23 18:12:39

本帖最后由 sy1success 于 2016-8-24 11:08 编辑

回复 9# appleyuchi2

Page:333,这两天遇到同样的问题，还好，已经解决。具体导入流程：http://bbs.eetop.cn/viewthread.php?tid=484391&rpid=9093062&ordertype=0&page=1#pid9093062

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