讨论一下这条verilog语句！高手请进！！！

digitalimage · 发表于 2012-2-27 21:29:31

回复 6# dreamylife
按照你的写法用quartus试验了一下,果然从latch变成loop了,而且综合以及布线都过了.

erczhanglei · 发表于 2012-2-27 22:28:12

的确是的啊

dreamylife · 发表于 2012-2-28 21:05:00

回复 21# digitalimage

恩，呵呵。应该就是仿真器原理造成的，必须要赋给另一线网作中介

lemongy · 发表于 2012-2-28 21:27:16

学习中，都是高手啊~~~~

dsdsdds · 发表于 2012-2-29 15:11:32

二楼正解，赞一个！

jun_dahai · 发表于 2012-3-2 09:47:24

不建议使用latch，是因为它时序难于分析，并且又有毛刺，并不是说不能使用，主要还是看设计的用途

daojianxiaohyf · 发表于 2012-3-4 23:24:48

产生锁存器

frinos · 发表于 2012-3-5 08:49:26

学习一下，这个是不是形成了一个锁存器

fiysben · 发表于 2012-3-5 09:40:25

以前没有碰到过诶……受教了。

chen.terry · 发表于 2012-3-17 21:29:35

什么语句综合出什么电路看来要搞清楚啊。看了大家的讨论，受教很多，继续学习。

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