求助，calibre lvs的问题[已解决]

estyzq

请问各位
最近在看calibre的文档，发现lvs或者drc的时候，calibre提供了hier的argument
特别是lvs，我平时用的时候都会这样invoke calibre：calibre -lvs -hier LVS.rule
请问：hier和没有hier选项时候的lvs或者drc的区别到底在哪？
从现在我看的文档来看，貌似hier的好处就是用时比较少，只是这样吗，还是有别的好处和优点？

damonzhao

calibre -lvs 是flat
calibre -lvs -hier 是hier

DRC同上

hier的检查方式不同于flat的，可以帮助检查子单元的问题，有助于debug

estyzq

回复 2# damonzhao


    非常感谢版主的解答
还有一个问题，hier的检查子单元，这是不是说如果设计有black box，而且black box在lvs的网表里面仅仅有接口信息，其他都没有，那使用-hier后，lvs会检查出错误，因为此时的spice的网表里面没有black box的任何详细定义。

注：
此时lvs的rule里面已经有了
LAYOUT BOX BB_NAME
SOURCE BOX BB_NAME

damonzhao

black box的用意是只关心端口连接信息，不关心其内部具体连接信息
LVS实际上就是检查电路网表连接情况和版图王彪连接情况，所以要是做hier的LVS BOX的话，就要把对应的单元都包含进去，也就是电路网表中要有.SUBCKT XXX部分的定义，版图中要有XXX模块，当然名称也可以不一样，采用LAYOUT BOX 和SOURCE BOX分别定义，如果名称一致就定义LVS BOX XXX
这样才是可行的

half_honey

回复 2# damonzhao


    那请问斑竹
    LVS的 hier是比flat要更严格吗？
    flat是只检查同一层的连接？

damonzhao

回复 5# half_honey


    没有谁比谁更严格的比较，只是对比的方式不同。都可以作为signoff标准。

hier的方式是阶层化，以cell为单位进行对比验证；flat的方式是平层化验证；从两者的lvs report也能看出差异，另外，hier的速度要快些，对于大的设计debug的时候更容易，可以把已经通过lvs的模块box掉，降低debug分析难度。hier需要自己对当前所设计版图的层次结构了解清楚，更好发挥作用。

另外，lvs debug时可以两种模式交替使用，也有利于分析判断。

以上只是个人看法，仅供参考

estyzq

回复 4# damonzhao


  谢谢版主，还有一个问题，在source netlist里面定义subckt的时候，端口的名称是不是有什么讲究？比如说大小写敏感？端口顺序？先定义input后output？

half_honey

回复 6# damonzhao


    嗯明白了！多谢！！

damonzhao

回复 7# estyzq


    source的.subckt不建议自己去写，如果没有电路设计经验，对概念不清楚的话，容易弄错。建议：

1。可以搭建电路让工具自己抽取

2。如果是verilog的可以v2lvs转


3。如果非要自己写这个模块的端口信息，那就要注意，调用该模块的上一级模块如何调用的，它会有一个端口顺序的描述，这样你的模块的.subckt的定义要和它吻合。

以上，仅供参考

estyzq

回复 6# damonzhao


    版主你好，

我今天修改了LVS规则文件，同时还在v2lvs得到的spice网表查看到black box eeprom，接口什么的都正确了
跑lvs的invoke是：calibre -lvs -hier -automatch -Lvs.rule

lvs报告如下，从lvs报告来看，因为eeprom这个IP有电源名字VDD和GND，所以在报告里面看到layout部分有VDD和GND（可以确定这个VDD和GND在edi中一件连接到电源和地上了，也就是说P&R部分没有问题）
但是source netlist（v2lvs得到的）里面没有电源和地的pin，我想问问怎么样在source里面加VDD和GND
*********************************************************************                                 
INCORRECT OBJECTS
**********************************************************************
LEGEND:
-------
  ne  = Naming Error (same layout name found in source
        circuit, but object was matched otherwise).

********************************************************************                  
INSTANCES OF CELLS WITH NON-FLOATING EXTRA PINS
DISC#  LAYOUT NAME                                               SOURCE NAME
**************************************************************************
1    X18/X0(780.620,473.490)  eeprom               Xeeprom  eeprom
         VDD:VCC                                                   ** missing pin **
         GND:GND                                                   ** missing pin **