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[求助] 问一个ADC后仿问题

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发表于 2012-2-22 09:46:30 | 显示全部楼层 |阅读模式

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各位大侠,本人现在在设计一款12比特的pipeline ADC(无纠错功能),schematic前仿有效位是11比特(做transient后计算THD),用calibre提取版图参数后作后仿,在不提寄生参数(不提任何R和C寄生参数)的情况下仿出来的有效位只有8比特,请问是怎么回事?版图的lvs是通过的,我认为在不提任何寄生参数的情况下作后仿,layout跟schematic应该是一样的,这种想法是否正确?我用的是SMIC 130 nm工艺。望各位前辈指点迷津,谢谢!
发表于 2012-2-22 20:56:35 | 显示全部楼层
即使不提rc也有可能有很大差异
 楼主| 发表于 2012-2-22 21:35:27 | 显示全部楼层
回复 2# hezudao


    能说说为什么吗??我理解no r c的网表应该和前仿的网表是一样的才对,应该它是不带寄生参数的主网表,和前仿的结构也不应该有这么大出入!!
发表于 2012-2-22 21:55:18 | 显示全部楼层
自己比对一下网表,就会找到原因了
发表于 2012-2-22 22:03:11 | 显示全部楼层



这个只能debug了,我是没有做过post simulation,但测出来结果比较符合
整个ADC的layout提出来是flatten的,debug比较困难
建议每一级都提个nentlist,拼起来做post sim,可能比较容易debug
发表于 2012-2-22 23:50:51 | 显示全部楼层
As,ad,Los,ose,wpe,很多参数都不同啊,有好的presim的话省很多时间
发表于 2012-2-22 23:51:53 | 显示全部楼层
自己写点script,基本上是想看什么看什么,
发表于 2012-2-24 13:00:20 | 显示全部楼层
前仿11enob?你的噪声源主要来自哪里?
发表于 2012-2-24 13:32:56 | 显示全部楼层
十有八九是那些版图效应,lod之类的。要么再不济,pdk做的不好,source drain之类的前仿就没有as,ad这些基本参数?再怀疑一个,后仿网表哪里忘改了?反正这些东西只要细心好歹是能很容易debug出来的。
发表于 2012-2-24 14:02:46 | 显示全部楼层
对@!!  深亚微米下,不提计生的后防也和前仿差别很大。如果不注意,As,ad,Los,ose,wpe等效于足以让运放死掉。
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