[已解决]求助，dc时候的三个drv设置怎样才算合理

estyzq · 发表于 2012-2-21 17:18:38

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本帖最后由 estyzq 于 2012-2-22 13:20 编辑

请问各位，

在dc中设置drv时，就是那三个max的设置，怎样才算合理，是需要和foundry沟通吗？

我在edi中修复掉了所有的drv，也就是postRoute之后的timingreport没有setup/hold和drv的violation
但是在pt中做分析时，又发现有transitin violation
设置的transition max为1 ，pt分析后transition为1.04

请问这样是不是因为我的transition设置不合理还是因为edi没有修的特别好？我的工艺是250纳米，设计频率13mhz。

destiny21 · 发表于 2012-2-21 21:18:00

工具的collation问题，由于P&R tool和STA signoff tool的算法、计算精度不一样，与及寄生参数提取的方式不同等原因引起的。
一般signal的max transtioin不要超过lib里的最大索引值，时钟的max transition可以是signal的一半。

estyzq · 发表于 2012-2-22 10:24:58

回复 2# destiny21

你好，请问你说的signal的一半是指时钟频率的一半吗？

destiny21 · 发表于 2012-2-22 13:10:29

我们这里时钟的max_transition的值一般设为signal的max_transition值的一半。40或28下一般设为200ps或更低

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