版图后PT分析的时序没有问题，可是后仿真时却出现了问题！

ttder

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    会不会是测试激励的问题才导致后仿真不通过？
XIDIANCAD2 发表于 2012-2-6 11:55

                               
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    我刚才说了，你要去pt找原因，不是在dc里面找原因。综合和你现在这个问题不搭噶的。

XIDIANCAD2

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你的sdc文件约束不够完善，很多function下的东西没有被约束到，这个和后端无关，和综合的designer有关系。

你不是说跟后端无关吗？

ttder

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    你不是说跟后端无关吗？
XIDIANCAD2 发表于 2012-2-7 10:10

                               
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    不知道该说什么了，你作为后端的designer,现在说前端约束的不够全面，你要拿出证据来。我之所以让你到pt里面去报，就是让你去找证据，去找线索。公司里argue都是要讲证据的。你说别人有问题，那好，请拿出证据来。约束和design关系很大，你贴出综合脚本，让谁都看不出来问题啊，到底是哪些地方约束的不好，只有designer自己知道，你现在的任务是要找到那些可能会出问题的地方，懂了吗？

XIDIANCAD2

回复 13# ttder


    非常感谢你详细的回答，我明白你的意思。正规的公司应该是这样的。我现在是学生，刚从师兄那接手他们以前做的项目，前端是他们做的。后端我是边学边做。导师公司就我一个做数字的。水平有限，压力大呀。谢谢你的指导。我再好好思考下！

fenglingcao

你去追一下这些不定态的来源或者直接看一下寄存器有没有都正确的复位了，我怀疑是reset释放时时序违例了，要做一下reset的释放同步

gongyuan1992

不知道你的前仿真是RTL level的还是综合后Gate level的？如果是RTL的，你可以做一下PR前的GATE level仿真，看看是不是就已经有不定态了，那说明你需要按照15#的方法，做reset 同步释放了。

XIDIANCAD2

回复 16# gongyuan1992


    前仿真时RTL的前仿。综合后生产网表没有再做仿真了。直接等版图生成后再做后仿真

我心飞翔618

学习中。