版图后PT分析的时序没有问题，可是后仿真时却出现了问题！

XIDIANCAD2

我的设计版图生成后用PT进行时序分析，建立时间和保持时间满足（encounter里分析建立时间和保持时间也满足），可是做后仿真时却和前仿真不一样了。出现了很多信号的不定态。郁闷呀！按理说PT静态时序分析OK了，设计应该没问题了呀!出现这种情况一般是什么地方出现了问题。希望以前遇到过类似问题的帮我指点下！

ttder

你的sdc文件约束不够完善，很多function下的东西没有被约束到，这个和后端无关，和综合的designer有关系。

XIDIANCAD2

回复 2# ttder


    哦，就是说跟综合的TCL约束语句有关系。有的路径没有约束到对吧？

XIDIANCAD2

回复 3# XIDIANCAD2


    除了这种可能性外还有没有可能是其他情况呢？你以前遇到过类似的是吗？谢谢你

ttder

也有其他原因，好比你的simulation model和你的Lib（尤其是analog的）对不上，这主要是由于analog disgner对ditgital电路的工作原理不太熟悉的缘故。其实你可以在pt里面去报一下那些有violation的电路，看看他们的setup和hold在pt里面是什么样的，再分析一下，就很快知道了。

XIDIANCAD2

回复 2# ttder

我的综合脚本是：
read_verilog /....v
current_design eua2308_dap_ram
link_design eua2308_dap_ram
set_driving_cell -lib -cell DFFN -pin Q -no_design_rule [all_inputs] -library fs90a_c_generic_core_tt2p5v25c
set_wire_load_model -name enG50K -lib fs90a_c_generic_core_tt2p5v25c
set_wire_load_mode enclosed
set_operation_conditions -analysis_type wc_bc-min BBCOM -min fs90a_c_generic_core_ff2p75vm40c.db -max WWCOM -fs90a_c_generic_core_ss2p25v125c.db
create_clock_period 38 -waveform{0 19} PLL_CLK
set_load 5e-1[all_outputs]
set_drive 0 {PLL_CLK}
set_dont_touch_network {PLL_CLK}
set_clock_transition 1 PLL_CLK
set_clock_latency 2e-1 PLL_CLK
set_clock_uncertainty -setup 0.3 [get_clocks PLL_CLK]
set_clock_uncertainty -hold 0.2 [get_clocks PLL_CLK]
set_input_delay 2 [remove_from_collection [all_inputs] [get_ports PLL_CLK]] -clock PLL_CLK
set_output_delay 1 [all_outputs] -clock PLL_CLK
应该没什么问题吧？

XIDIANCAD2

回复 5# ttder


    我现在只是对数字部分做后端仿真，还没有与模拟部分一起混合仿真。PT里分析建立时间和保持都OK，且用report_violatoters没有violate路径。对了，你用于版图后PT分析的spef文件是用什么产生的？QRC还是starxt还是直接在encounter timing菜单下的 RC extraction产生的？我怀疑是不是我的spef文件有问题

XIDIANCAD2

回复 5# ttder


    会不会是测试激励的问题才导致后仿真不通过？

taoli_ic

建议还是先好好了解一下设计流程,不然问题会越来越多.

icfbicfb

增加一些margin， design uncertainty