verilog如何根据地址信号选择某一个寄存器

brucelu104 · 发表于 2012-1-31 08:54:37

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本帖最后由 brucelu104 于 2012-1-31 11:50 编辑

题目给的要求是32个字，每个字128位，所以我定义成 reg [127:0] register [31:0];
但是接下来需要给某一个register赋值，而数据地址定义的则是5bit的input信号, waddr。
请问verilog里面语法是否支持这样： register[waddr] <= XXXXXX;

谢谢！

zzczx · 发表于 2012-1-31 09:28:52

支持吧。 waddr要5bit才够。你直接写个test测试下不就知道了？

jun_dahai · 发表于 2012-1-31 10:45:08

支持，但是地址位宽不足，访问不了后面的寄存器
另外，这种写法，一般综合工具会浪费更多的面积

zzczx · 发表于 2012-1-31 11:10:29

支持吧。 waddr要5bit才够。你直接写个test测试下不就知道了？

dearhero · 发表于 2012-1-31 11:51:50

可以直接写出来试试看

dearhero · 发表于 2012-1-31 11:58:33

可以直接写出来试试看

dreamylife · 发表于 2012-1-31 21:41:05

妥妥的，支持

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