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本帖最后由 xilinx_zhao 于 2012-1-21 08:40 编辑
代码:
module ex1(in1,clk,cntl,f2);
input in1,clk,cntl;
output f2;
reg f2;
reg f1;
reg clk_tmp;
wire clk_dly;
BUFFD2 buf_1 (clk,clk_dly);
always @(clk,cntl)
case (cntl)
1'b1: clk_tmp=clk;
1'b0: clk_tmp=clk_dly;
default: clk_tmp=clk;
endcase;
always @(posedge clk_tmp)
begin
f1<=in1;
f2<=f1;
end
endmodule
做了如下的约束:
set_operating_conditions WCCOM
create_clock [get_ports clk] -period 10.0 -name clk
set_propagated_clock clk
set_annotated_delay 1.0 -cell -from buf_1/I -to buf_1/Z
set_dont_touch_network clk
1.请问 timing report 里面的那个 “clock reconvergence pessimism”为0.99 是怎么计算出来的?
2.另外,可以看到,launch 时候走的是有buf_1的路径,而capture时候,走的是没有buf_1的路径,悲观。下面的图片,点击可以放大。
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