在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2849|回复: 5

[求助] [已解决]关于edi iofiller

[复制链接]
发表于 2012-1-11 17:06:39 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 estyzq 于 2012-2-9 19:02 编辑

如果在edi中填充iofiller,使用如下的命令
addIoFiller -cell $io_filler_name -fillAnyGap
在完成iofiller填充后,检查geometry,发现报错:overlap;意思是说,这些filler之间有覆盖现象
请问这个错误需要修复吗?
发表于 2012-1-11 17:22:13 | 显示全部楼层
回复 1# estyzq


    -fillAnyGap
只给最小的那个iofiller用吧

按道理讲是不应该出现重叠的,重叠是有原因的

不过最终讲是以calibre为准的,如果overlap,但是没有不良的影响就没关系。还是建议你仔细检查下virtuoso最后出来的版图情况
 楼主| 发表于 2012-1-11 17:50:16 | 显示全部楼层
回复 2# damonzhao


    确实是给最小的filler用的,而且我基本上每次io_filler这一步都会出问题。
会不会我做的步骤有问题?我是在floorplan之后就加上io_filler的。

还有一个问题想请教一下,
我在floorplan完成之后,还检查了一下connectivity,发现有一个错误,意思是说:我用来给core供电的io_pad(VCC GND)是unnectitvity的,我的设计的芯片,电源确实是需要从外部连进来,所以我理解这个错误时正常的现象,确实出现了unconnectivity的问题,请问,这个问题要解决吗?
发表于 2012-1-11 17:56:44 | 显示全部楼层
回复 3# estyzq


    上次有个类似的帖子,其实根本原因是lef的格点问题

这个overlap的问题我也碰到过,最后好像是改下格点搞定的,不过我那个PAD的单独的单元,你的要是做在一起的话,这么办估计就不行了

至于连接有没有问题还是建议你在virtuoso下具体看overlap区域再去判断
 楼主| 发表于 2012-1-11 18:36:31 | 显示全部楼层
回复 4# damonzhao


  overlap和连接的问题,我前辈也遇到了,但是他说calibrea下,drc和lvs没有问题,应该可以不管。
请问:
格点是什么,如何修改格点?
发表于 2012-1-11 18:39:24 | 显示全部楼层
io  pad filler是有overlapped的很正常,不用管,
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-6-10 05:07 , Processed in 0.021753 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表