【已解决】有人碰到过Calibre LVS通过但流片出来VDD和VSS短路的情况吗?

ksj116 · 发表于 2012-1-17 16:15:13

THX 楼主的热心和耐心的帮助。希望群里的大牛们都像楼主这样多多share这些实践经验。大赞楼主一个know this wafer lot can be accepted or not.

xieqq · 发表于 2012-1-17 16:57:04

回复 12# sanxia

请教一下，
芯片的latch up效应是啥意思，怎么发生的啊？

谢谢啦~

sanxia · 发表于 2012-1-17 18:30:09

先恭喜楼主顺利解决问题

回复 22# xieqq

latch up，即闩锁效应，COMS中存在PNPN结构，其中寄生的BJT在一些条件下可以形成正反馈，以至于VDD-VSS之间电流越来越大，不及时关电源情况下，会造成芯片烧毁。
看看下面这个图，版图中一般做好电源和地的衬底接触，减小Rsub和Rwell来防止latch up发生。