数字后端 FAQ （2/11更新到时序收敛）

sjtusonic · 发表于 2012-10-31 10:09:08

回复 2# 陈涛

写得真好！斑竹大牛！

DragonBaby · 发表于 2012-11-9 15:00:47

回复 1# 陈涛

赞~~努力学习ing

layout_BJ · 发表于 2012-11-18 15:00:33

赞一下陈大

jdpeng6202 · 发表于 2012-11-20 19:50:47

有了陈大这样的人物，对我们这些菜鸟如雪中送碳，如饥饿的时候一块面包！

malin2011 · 发表于 2012-11-29 13:45:05

请问各位牛人，我今天遇到了这两个warning，这是路径没有指对还是其他问题？
warning：the XX cell in XXX technology library is being marked as dont_use
warning：the XX cell in XXX technology library does not have corresponding physical cell description.
我觉得我的库建的没问题啊，用Astro建的，都能看到每个器件的版图，上面的错误出在哪里了呢？

llucyy · 发表于 2012-12-6 14:01:13

菜鸟路过顶一下

ihep2008 · 发表于 2012-12-7 16:29:11

太有用了，正在学呢！！

hbmafia · 发表于 2012-12-16 10:10:43

我靠，太棒了，品读一下，1感谢楼主了

AveryYoung · 发表于 2012-12-17 13:13:38

回复 2# 陈涛

版主你好，想请教下，
定义时钟的技巧中提到的，将分频计数器的Q端后面加上一个buf，然后从buf的输出点定义generated_clock，我有些疑问。

1.用多大的buf比较好？
2.如果主时钟clk和分频时钟之间有时序交互，需要分析时序路径，那么-from clk -to div2_clk的路径已经变成了从clk到buf输出端的路径，而不是从clk到分频输出端Q的路径，这地时序是否有影响？
3.

yic2000 · 发表于 2012-12-29 11:25:10

陈大~强烈建议吧名词解释补充下~

初学的人对这是个空白，而且也不好了解，建议吧名词解释补充下，造福大家~

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