求教关于FPGA中的clock skew 的问题

ajuehe · 发表于 2011-12-10 10:12:48

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小弟在弄FPGA 的过程中发现我的clock skew 很大，有没有方法可以解决？当时我的时钟分配的引脚不是全局时钟的引脚。还有在减少clock skew 的方法是在前端（coding 中）减少，还是在后端中减少？？新人希望得到指教，谢谢！！

lhy217 · 发表于 2011-12-10 10:29:10

那你设为全局时钟不就可以了。

woshikeaide · 发表于 2011-12-10 10:44:02

这个跟前端没多大关系，跟布局布线关系大

ajuehe · 发表于 2011-12-10 21:32:09

我也想把它分配到全局时钟引脚，但是有外部的接口卡的限制，这个方法行不通，但是还是要谢谢两位的指导，谢谢！！

taluopai · 发表于 2011-12-11 07:21:27

约束一下试试

neoitachi · 发表于 2011-12-16 09:59:20

做时序约束！

buley · 发表于 2011-12-16 13:04:53

在FPGA内部上PLL然后走buffer出来全局时钟网络试试呢

asic_wang · 发表于 2011-12-16 16:56:00

时钟从普通引脚进入FPGA内部后，也照样可以布线到FPGA的全局时钟线上，这个加个约束就可以了，
altera的话就在assignment里家clock setting和global clk的约束，xilinx的话就用原语BUFG约束在rtl的code中就可以了。
FPGA的clock skew问题除了使用专用时钟线资源，别无他法。这也是做FPGA的基本常识。

shuli124 · 发表于 2011-12-20 17:12:03

1:有用bufg？
2：clock路径上有其他逻辑，比如gated clock或除频？

ajuehe · 发表于 2011-12-20 23:59:13

谢谢各位大侠的指导！！

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