请教set_case_analysis的问题

nicholas08

是应该设在input上，还是应该设在source上，比如register的output
这里面有讲究吗?

还有个问题。一旦加载任何set_case_analysis文件后，pt就一条path都报不出来了。。不设任何set_case,就不管对的错的，path都能报出来。
读了set_case后有以下warning..
Conflicted logic driving pin p3_pwr_mgt/p0_pwr_mgt_map/enclk_gkx_tclk_s_reg/Q, setting resolved logic value 0 on pin p3_pwr_mgt/p0_pwr_mgt_map/enclk_gkx_tclk_s_reg/Q. (PTE-042)

请问这是怎么回事？

optihack

我的理解是 你的Q 由于design的原因 和前面的constraint/input 造成Q的值和你set的值 conflict，
你这个reg是个static signal么？ 不是的话 需要限制source,你往前trace一下 这个reg的input/source

陈涛

设在input和output端上的结果是不一样的

nicholas08

回复 3# 陈涛


    请问版主，有什么区别？

陈涛

这个应该可以猜出来啦
设在output端，对后面所有fanin都有效
设在input端，只对那个pin及后面有效

nicholas08

回复 6# 陈涛


    谢谢陈版主。还有个问题就是为什么我set_case了这个clk enable为0，可这个相应的clock还是在出来。。该怎么block掉clk gating出来的clk?

陈涛

这个要看那个clock gating的结构

nicholas08

回复 8# 陈涛


谢谢版主。scan_mode已经在netlist里tie成0了。现在设的是这个enable为0，可gated_clk还有output.请问该怎么设?
谢谢。

陈涛

set_case_analysis默认设定不穿过ICG
如果一定要做的话 case_analysis_propagate_through_icg true

nicholas08

回复 10# 陈涛


   谢谢版主，我已经设了。可是还是不行。。还是有clock 跑进去。。。
另外，这个是我自己设计的clock gating,并不是dc产生的。。