如何提高实现的设计的频率

Johnny_Cheng

回复 1# Johnny_Cheng


   我自己找到了一些参考资料，具体的链接为：
http://ti.eetop.cn/viewthread-82895
大家可以看一下，学习学习

Johnny_Cheng

http://bbs.eetop.cn/thread-86549 ... page%3D1&page=1

silencex8

从设计架构上说：面积换速度是必须的。楼上很多都说了流水线处理，并行处理，这些架构是必须的（但是还是要看你FPGA资源如何）
延时问题：在FPGA中，单个的逻辑延时相对于布线延迟而言，是很小的，所以布线延迟是个很大的瓶颈；有两个方式可以减小布线延时：1.自己对逻辑进行布局，即将相关逻辑划分到规定的小区域内；2.应用布局布线工具的优化方式，很多工具都有speed这个优化选项，还是有些用处的

Johnny_Cheng

回复 33# silencex8
谢谢silencex8的指点，深刻理解你说的这些，也不是一天半天的事儿，得多实践了，多看书了 ，有什么好的资料推荐么

eagle654321

在现在的工艺下，优化你的算法，可能效果比较明显。

Johnny_Cheng

回复 35# eagle654321

该如何优化算法来着

xiaohonging

首先要保证你各个模块的输出是寄存器输出

zongkai2003

回复 10# Johnny_Cheng


        所以的方法都是为了组合逻辑不要太深

chencsw

看来楼主需要的不是方法，而是书
方法楼上有N位有好意见了。找到最长路径，什么拆分组合逻辑 做流水处理 等。还有提高工艺啊

zhustudio

0.18um standard cell library 可以跑到800MHz的设计，但是比较复杂。
如果是customer设计，2G应该可以的。