violation问题

e07610230 · 发表于 2011-11-30 19:51:01

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 e07610230 于 2011-12-4 13:45 编辑

各位大侠，用encounter做完placement之后，preCTS_optimization之后的violation为0，可是加入时钟树，做postCTS_optimization却出现了2000多个setup violation。。。请问这是什么情况？

还有是下面的时须报告怎么看格式栏：阿什顿.bmp

如图所示，两个寄存器。在CTS之前，没有产生setup violation。CLK1和CLK2之间有一个skew。在CTS之后，假设时序为下图所示，两个时钟都延迟了点，且skew变为0.然而这会的optimization就出现了。各位大侠，请问原因？虽然红色箭头的时间减短了，但是slack远远大于skew的时间，所以应该不会出现violation的。是不是寄存器之间的组合逻辑调整了，延迟加大了？还是什么原因？做完CTS到底对电路有哪些影响？下面还给出了post-CTS的各一条路径信息。感谢帮忙！
无标题.bmp

icfbicfb · 发表于 2011-11-30 20:33:33

用optDesign -postCTS 修啊，

不修怎么赶紧， clock skew和其他一些引起的

e07610230 · 发表于 2011-11-30 21:18:20

回复 2# icfbicfb

版主可以说的具体点吗？新手对这软件不熟，还有那个时序报告文件是怎么意思：Delta r/f(ns) Sum r/f(ns) slew(ns)

wangyl321 · 发表于 2011-11-30 23:01:10

postCTS_optimization却出现了2000多个setup violation

这个是postCTS之前还是之后？

wanderland · 发表于 2011-11-30 23:50:14

你的时序报告好像不是encounter产生的吧？或者是很老的版本？
假定你已经做过preCTSopt和postCTSopt

postCTS跳出来很大的violation，有可能是你preCTSopt时给的clock_uncertainty和clock_latency跟cts实际做的结果差距太大，你可以按照你cts的结果修正以下你的set_clock_uncertainty和set_clock_latency，重做preCTSOpt