测试 dft

257qxyuan

测试是只确保制造后不出现缺陷，今天听到还能测试功能？
调试链是在什么时候用的，在制造后吗？用它时在何种阶段？
扫描链的压缩到底是怎么实现的，是把扫描测试链的条数减少还是减少测试链中扫描单元的数目？还是。。。？压缩比的分子分母到底是什么？

yohuang

1. 你把你在做functional verification用的pattern，送到ATE上去，一样可以做functional verification
2. 调试链是指scan-chain,还是什么？
3. 压缩主要是压缩pattern的长度，减少ate的运行时间。一般就是把长的scan-chain切成长度差不多的很多短的scan-chain，通过缩短长度增加并行性来节省时间。 当然scan-chain的数目变多了不一定有足够的scan-chain pin脚支持，所以就要在输入和输出的地方做一个N到M的电路映射，把有限的输入pin脚映射到比较多的内部scan-chain的inputs. 比如你可以做一些mux电路，通过某些输入控制外部input到内部scan-chain的input之间的切换和共享，等等。
这些东西每本书上都有说的，有时间好好研究一下基本理论，我已经很多年没做了，大概记得这么一点。希望对你有帮助。

257qxyuan

非常感谢哦！
还想请问下，现在是不是都不用替换dff的方法，直接用sdf进行设计？为什么呢？那如果这样全扫描的代价是什么？
插扫描链时为何要设置pin约束值？
如何进行扫描链的诊断？
扫描链长度如何确定？

shaoqingtju

一般如果你的电路里很少有锁存器，基本上都是mux_scan，全扫描的好处就是覆盖率高，代价就是时序可能出问题，因为毕竟在寄存器的输入增加了mux，会增加延迟，导致出现violation，另外芯片面积也会增加。
插扫描链时的约束，有的时候对于内部的一些节点，无法进行控制，需要增加测试逻辑使之可控，可能需要对一些引脚进行约束。
扫描链的长度一般是用平均长度，也就是使每条scan chain的长度一致，因为扫描测试时间跟最长的链的长度有关。
我也是个dft菜鸟，这是我自己比较浅的理解，做等高人扫盲

yohuang

1。 直接用SDFF来作综合，可以提前把SDFF的面积以及实际的一些loading因素考虑进去，替换DFF的话这些信息就很难在综合的时候考虑到。
2。 全扫描链就像楼上说的，主要是增加fault coverage, 提高内部点的可控性，有了scan内部的节点就可以像外部Pin脚那样可控，所以也就更容易测试内部节电。代价就是，面积变大，时序会复杂一些，setup check可能会差， hold time可能会好。 另外全扫描链情况下，test pattern的不同可能使得chip的internal nodes的翻转频率不一样，也就是在test情况下，造成的internal nodes翻转频率比正常工作高很多，导致power network不正常，所以low power test也是一个很重要的方面。 总结来说，full scan增加了test coverage, 但是也给面积时序造成了一些麻烦，另外test pattern选择不当时，会使得chip的power network 不work。
3。 ATE上的检测时间越短费用越低，所以要尽量增大scan chain的并行性和缩短最长扫描链的长度。扫描链的长度数目取决于：ATE的带宽，chip的scan pin脚个数，压缩电路的面积预算，pattern压缩比率等。
4。 扫描链一般需要最先检查一下，比如scan 00/01/10/11等pattern, 看看是否完整，因为这是扫描测试方式的基础。还需要看看clock是否正确等。
5。 不是所有的flop都会用SDFF来实现，比如一些功能配置register， 这些值是不希望在scan mode下被改变的，还有shift register本身就是scan的方式工作，所以不用SDFF，还有些timing 非常critical的电路，可能会损失一些test coverage。采用哪种模式取决于你的coverage target等。

注：我没做过DFT项目，所以这些东西不一定是对的，个人理解而已。

yohuang

1。 直接用SDFF来作综合，可以提前把SDFF的面积以及实际的一些loading因素考虑进去，替换DFF的话这些信息就很难在综合的时候考虑到。
2。 全扫描链就像楼上说的，主要是增加fault coverage, 提高内部点的可控性，有了scan内部的节点就可以像外部Pin脚那样可控，所以也就更容易测试内部节电。代价就是，面积变大，时序会复杂一些，setup check可能会差， hold time可能会好。 另外全扫描链情况下，test pattern的不同可能使得chip的internal nodes的翻转频率不一样，也就是在test情况下，造成的internal nodes翻转频率比正常工作高很多，导致power network不正常，所以low power test也是一个很重要的方面。 总结来说，full scan增加了test coverage, 但是也给面积时序造成了一些麻烦，另外test pattern选择不当时，会使得chip的power network 不work。
3。 ATE上的检测时间越短费用越低，所以要尽量增大scan chain的并行性和缩短最长扫描链的长度。扫描链的长度数目取决于：ATE的带宽，chip的scan pin脚个数，压缩电路的面积预算，pattern压缩比率等。
4。 扫描链一般需要最先检查一下，比如scan 00/01/10/11等pattern, 看看是否完整，因为这是扫描测试方式的基础。还需要看看clock是否正确等。
5。 不是所有的flop都会用SDFF来实现，比如一些功能配置register， 这些值是不希望在scan mode下被改变的，还有shift register本身就是scan的方式工作，所以不用SDFF，还有些timing 非常critical的电路，可能会损失一些test coverage。采用哪种模式取决于你的coverage target等。

注：我没做过DFT项目，所以这些东西不一定是对的，个人理解而已。

257qxyuan

非常感谢大家!
全扫描会使得setup check会差， hold time会好?为什么呢？还有test pattern选择不当，难道还有多个test pattern？不是根据故障生成的具有一定fault coverage的test pattern?
压缩电路的面积预算,怎么做?
楼上说的第5个问题类似于部分扫描吗？
最后一个问题我是想问如何进行扫描链的故障定位？我知道怎么验证，但是如何定位故障呢？
我是在工程中遇到很多不解的问题，谢谢大家的关注哦！

257qxyuan

还有我说的调试链是由scan chain连接起来的长链，相当于复用. 后面调试功能时用，相当于多一种手段！但是何时才用他，就不知道了。

yohuang

调试链? JTAG么?

有时侯可以通过JTAG这种长的扫描链来设置和配置一些状态, 可以比较快速的定位问题出在哪个摸块.

257qxyuan

不是与JTAG有关的哦。我看到有些论文采用扫描链旁路或添加其他逻辑的方法或软件方法，但是还没弄清楚怎么旁路的，尤其出现多个故障时怎么定位？