测试 dft

yohuang

我感觉你说的就是BOUNDARY SCAN 和JTAG差不多的意思。
通常这个扫描链会很长，你为了加快扫描的速度，会bypass掉一部分的scan chain， 缩短扫描链的长度。你bypass掉某个模块测试，不断测试定位有问题的unit, 这样相当于divide and conquer把有问题的模块一个个孤立出来。具体怎么bypass, 要看你的扫描链怎么串起来的，不过具体上也就是一个mux，来选择是否bypass掉某个unit的scan chain.

yohuang

全扫描会使得setup check会差， hold time会好?为什么呢？还有test pattern选择不当，难道还有多个test pattern？不是根据故障生成的具有一定fault coverage的test pattern?
---- 很多SDFF没有单独的Scan out (SO) 端口，output Q端口连到SI短口，相当于增加了Q的loading, 一般会比同样的placement的情况下的hold timing会好一点。
---- 能detect到一个fault可能有很多种pattern, 比如有很多和这个defect无关的pin的设置。这些设置可能会使得chip翻转的频率差别很大。

257qxyuan

其实我觉得我还是没明白这个问题---用扫描链旁路的方法来定位扫描链故障的方法。再者，我觉得这和JTAG无关吧！
请帮我看看这篇文章里的相关描述吧！
最近一次回复很满意哦。可是又怎样影响到setup的呢？

257qxyuan

您好，楼主，我回来了，哈哈！
想问一下关于边界扫描的：1、边界扫描单元的结构是用两个触发器还是锁存器构成的，含有updateDR时钟的触发器或锁存器是否可有可无，通常只是用于保存数据的？clockDR为何要工作在上升沿，updateDR工作在下降沿，所以tck在上升沿采样,下降沿变化,这样能保证采到的数据是稳定的吗？
2、对于超大规模集成电路测试书里所说的sample/preload指令是如何测量I/O之间的连接对否还是有点不明白？
3、指令寄存器和数据寄存器,与边界扫描单元结构一样吗？
4、边界扫描和JTAG协议在功能上有何区别？应该是一样的吧！
5、三态和双态管脚是如何实现的，是通过控制端E\EN设置不同值吗？
6、边界扫描可以和内部扫描设计进行复用吗？具体如何实现？
理论浅薄啊，书上写得很晦涩，请赐教！谢谢

257qxyuan

1、还想问是否知道关于PCIE的数据传输问题，怎么实现8b10b编解码的？在phy上能看到编解码之后的端口吗？
2、jtag控制能力有多强？居然加载内部loopback的pattern后和某些初始值都可以让pcie收发数据?
3、目前MBIST测试有何难点？除了存储器比例增加；工艺先进——具体有何问题呢；高频的at-speed测试存储器相比低频的at-speed测试存储器有何困难？at-speed技术有何优缺点？
谢谢各位大侠帮我回答？

edayz

学习了，各位大侠有dft和atpg的lab吗，有的话麻烦大侠们上传一下！谢谢！

我心飞翔618

刚开始做dft的项目，学习一下！

nhp1223

学习中

mindy_xj

回复 12# yohuang


    你蛮厉害的，跟你学习了，谢谢！

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yohuang 大部分理解都是对的，boudary scan只是JTAG的一部分用于测试PAD的电路。JTAG还可以做别的事情。
1.指令寄存器和数据寄存器,与边界扫描单元结构一样吗？
结构不一样的，指令寄存器只会update 不会capture，数据和边界扫描，可以做成一样的，控制信号会有不同。