请教高手关于uvm验证方法学的学习入门

wangxuede220 · 发表于 2011-11-21 22:39:57

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大家好，小弟最近由于项目要求，需要学习uvm验证方法学，然后用来验证一个设计。但是关于这方面的资料太多，不知道从哪下手，希望高手能指点一下。
（1）本人有设计经验，但是之前验证仅是简单的验证一下功能，根本没考虑什么验证方法学之类的。
（2）没用过system verilog，最近在看，但是同样都是很厚的书，不知道从哪下手？
（3）不是很了解sv和uvm验证方法学的具体关系是什么？
纠结啊，希望高手能指点下，谢谢啊

liu_uestc · 发表于 2011-11-22 13:29:44

你愿意外包你们的验证么？

shaoqingtju · 发表于 2011-11-22 14:32:49

我也在学UVM中，说说自己怎么学的吧，首先是将systemverilog for verification那本书好好看了一遍，然后自己根据项目，搭建了平台，跑了一下，对SV与层次化验证平台有了深点的认识，现在在看那个a practical guide to adopting UVM。建议lz先学好SV再学UVM，毕竟SV是基础。

wangxuede220 · 发表于 2011-11-23 23:08:39

回复 3# shaoqingtju

谢谢，我现在也正在看sv，还没入门。我问您一下，sv写的testbench用来验证的设计是用什么设计的呢？verilog还是sy呢？

shaoqingtju · 发表于 2011-11-24 08:58:41

回复 4# wangxuede220
是verilog，因为本身SV中有关object_oriented方面的东西是没法综合的，SV中能综合的部分就跟verilog一样

wangxuede220 · 发表于 2011-11-24 19:01:22

回复 5# shaoqingtju

sv中有一个接口的概念，而这个接口要想在测试平台中用的话，是不是设计中也要用呢？

TommyGG · 发表于 2011-12-10 09:04:00

我是用VMM的，说说我个人看法，学习SV比较简单，方法学就比较麻烦了。
我的做法是基本上不看专门的书籍，就是做Synopsis的Lib和Example，
不懂的地方直接看源代码和参考手册。
然后再做上10来个完整的验证，对于验证就算基本上入门了。

回复 6# wangxuede220
sv中有一个接口的概念，而这个接口要想在测试平台中用的话，是不是设计中也要用呢？

SV完全向前兼容Verilog，所以对于设计的接口，使用Verilog风格或SV风格都可以。至于综合的问题，就只能参考综合工具是否支持了。

wangxuede220 · 发表于 2011-12-16 15:41:34

回复 7# TommyGG
非常感谢你的回答，我试试这个方法！

ljxpjpjljx · 发表于 2011-12-19 09:31:57

可以先学习一下面向对象的方法学,可以学SV 更快!

zhaozhong0629 · 发表于 2012-2-12 23:42:30

大家一起学习哈

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