Calibre做LVS时生成spice的问题

love80238023 · 发表于 2011-11-18 16:50:57

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设计中包含了数字部分和一个模拟模块
LVS的结果显示layout比source少2个port
查看由layout生成的spice文件发现，模拟模块的的SUBCKT中的port少了两个，但在ICC中可以找到缺少了2个port
求指教！

wangyl321 · 发表于 2011-11-18 18:07:24

你那两个PORT的TEXT有没有?
你可以把lvs.rep.ext 和lvs.rep 给我，帮你看看

love80238023 · 发表于 2011-11-18 18:11:41

回复 2# wangyl321

检查过了，所有port都有text
工作区用的是内网，没法传出来。。。郁闷。。。

icfbicfb · 发表于 2011-11-18 23:06:05

少打了2 个text啊，或者 source text多了

有*.connect 这种关系么

love80238023 · 发表于 2011-11-19 11:04:31

回复 4# icfbicfb

检查过了text都打了，没有少，就是说我打了text但是layout生成的spice里面没有
*.connect具体怎么讲？是不是说这样连会导致短路？

icfbicfb · 发表于 2011-11-19 22:47:47

是打在那一层的metal上么，否则是没有连接关系的

wangyl321 · 发表于 2011-11-20 12:17:42

Calibre 里面ATTACHE TEXT LAYER 是把 TEXT 打在METAL上面。
*.connect 是用来连接两个不同名字的TEXT
理解有错误还请指出，呵呵。
你少的这两个PORT是TOP上面的？还是analog 模块做为被调用的时候的端口。

建议你先在lvs.rep.ext ，grep 一下这两个port看看是不是有REJECT掉的信息？

leoraja · 发表于 2011-11-22 00:19:59

Thanks Guys....

love80238023 · 发表于 2011-11-24 17:47:38

回复 7# wangyl321

少的两个端口是analog模块直接连接到TOP的IO上的
看了一下lvs.rep.ext, 说少的那两个端口和另外一个端口的text短路了。
analog是别人做的，据他们说analog的LVS都没问题的。我在layout的过程中也没有再给这两个端口打label，只是在IO上打了label，
找不出原因是出在哪里？到底是analog内部还是layout的过程中？

Langjityb · 发表于 2011-11-24 19:49:27

学习学习！

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