CMOS 带隙基准电压封装后咋会漂啊？

jluhzw · 发表于 2013-4-3 17:51:41

layout上把这个block放在什么位置啦，分压电阻是什么电阻

这个情况还真蛮有意思的

loopgain · 发表于 2013-4-3 17:56:32

减小package shift，PNP要放在芯片中央。

math123 · 发表于 2013-4-3 18:19:30

布局的原因前面的大侠说了，我补充几个自己认为可能的原因

1 ： CSMC本身的硅晶圆比其它晶圆厂更容易受应力的影响

2 : 封装厂的原因，这个封装相比其它厂，对衬底的应力大很多

3：如楼主所说，用的是扩散电阻，扩散电阻本身就和衬底的硅片是一体的，可能更容易受应力的影响，而
poly电阻是在之后的工序中淀积上去的，底下还有氧化层。又或者多晶硅这种材料本身比扩散电阻更不容易受应力影响

chenxiaoming · 发表于 2013-4-3 20:45:22

package shift

sww008601 · 发表于 2018-6-6 17:11:12

本帖最后由 sww008601 于 2018-6-6 17:31 编辑

已解决

cadenceic616 · 发表于 2018-6-6 22:31:50

怎么解决的

piao · 发表于 2022-5-22 02:06:11

涨知识了

敬山一休 · 发表于 2022-5-23 19:27:17

如果你的BG输出在环路内，那么你还是要考虑一下封装的影响，如果不在环路内那么估计和封装引线，引入的电感电容没啥关系

CMOS 带隙基准电压封装后咋会漂啊？

已解决

站长推荐 /1