在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2306|回复: 3

[转贴] 纠正dsp builder效率低的千古奇冤!有图有真相!一个扯蛋的结论!!!

[复制链接]
发表于 2011-11-17 21:31:43 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
扯蛋的结论.doc (487 KB, 下载次数: 51 ) 下面是我在网上找到的一篇有关手写hdldsp builder自动产生的HDL所占资源和fmax的比较
当你看了这个之后,想必不会满口金牙开黄腔了。我想很多人包括我自己和一些老前辈都犯了同样的错误
手写21行综合后的结果是占用资源为41个LE,fmax=87;
dsp builder自动产生的VHDL 220行,看起来是效率差10倍,可是综合后的结果占用资源为36个LE,fmax=36;
Simulink HDL Coder自动产生的VHDL 260行,综合后的结果占用资源为54个LE,fmax=77。

  这个结论扯蛋吧
发表于 2013-6-6 11:23:28 | 显示全部楼层
赞,刘老兄有dsp builder高级库的license吗?
发表于 2013-6-6 11:46:14 | 显示全部楼层
这是什么啊?一本书的截取?
发表于 2013-6-12 22:12:44 | 显示全部楼层
这个人胡说八道,随便乱写
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-9 06:56 , Processed in 0.027627 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表