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module fp_verilog(clk,reset_n,fm);
input clk,reset_n;
output fm;
reg fm;
reg [19:0] counter;
always@(posedge clk or negedge reset_n)
if(!reset_n)
counter<=20'b0;
else
begin
if(counter[19])
begin
fm<=1'b1;counter<=20'b0;
end
else
begin
fm<=1'b0;counter<=counter+1'b1;
end
end
endmodule
电磁式的 蜂鸣器 驱动不起来 谁能解释 谢谢 高手指点一下 |
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