|  | 
 
| 
module fp_verilog(clk,reset_n,fm);
×
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册  input clk,reset_n;
 output fm;
 reg fm;
 reg [19:0] counter;
 always@(posedge clk or negedge reset_n)
 if(!reset_n)
 counter<=20'b0;
 else
 begin
 if(counter[19])
 begin
 fm<=1'b1;counter<=20'b0;
 end
 else
 begin
 fm<=1'b0;counter<=counter+1'b1;
 end
 end
 endmodule
 电磁式的 蜂鸣器 驱动不起来 谁能解释 谢谢 高手指点一下
 | 
 |