用65nm 1.0V mos 做opamp 真有意义吗？

vdslafe · 发表于 2011-11-8 03:40:54

soc 会用到thick device。特别是IO

hezudao · 发表于 2011-11-8 05:27:18

回复 8# lovexxnu

为啥模拟的话就不用scaling,很负责人的告诉你，至少到40nm,每一次scaling都面积缩小很多

lovexxnu · 发表于 2011-11-8 07:12:26

回复 12# hezudao

analog电路的size要大很多，面积不和工艺尺寸成正比，一两代之间的size相差不多，如果你要说40n和0.18比的话，那肯定小很多，不过这样比没意义，0.18的比0.6的也小很多，而且analog电路比较依赖于工艺，小尺寸工艺性能可能会差很多

lovexxnu · 发表于 2011-11-8 07:24:12

回复 10# alexsoton82

要是在SOC内部用thick oxide的话，那就要增加一个power domain，牺牲应该不小吧，我也没注意过这个问题，都是个人感觉而已了，这个要资深从业的来具体说说，我还是个门外汉

vdslafe · 发表于 2011-11-8 07:46:43

回复 13# lovexxnu

如果是高速的模块，还有如果能用数字方法来提高模拟性能的，模拟面积都会随着工艺变小而变小，

liiru · 发表于 2011-11-8 08:48:03

学习了

kwankwaner · 发表于 2011-11-8 09:04:57

回复 12# hezudao

按比例缩小确实可以，但在某些特殊应用考虑下，特别是对低功耗，高速的要求，想省面积还是不要从analog着手了

40以下就更别想了，拿面积换性能吧

vdslafe · 发表于 2011-11-8 11:31:47

回复 17# kwankwaner

个人经验: 同样的模块(15bit 线性度), 从0.13 到65 到40, 每个节点都能少一半面积，功耗也相应减小。当然结构要变化或者创新

kwankwaner · 发表于 2011-11-8 12:44:10

回复 18# vdslafe

基本都是电容省出来的

vdslafe · 发表于 2011-11-8 12:52:28

你觉得电容能省那么多，你有比较过40nm 和65的cap 么？电容面积变小，也不省功耗啊

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