用65nm 1.0V mos 做opamp 真有意义吗？

hezudao

回复 18# vdslafe


    我的经验基本一样，从90f到，55到40几乎每次都能减小一半，current consumption减小不等，但最少20%。每次scaling 都会伴随着更多的功能用数字帮助实现

kwankwaner

回复 20# vdslafe


    我指的是面积啊。。。单位电容值大了啊，mos电容更明显

    说到功耗，电压减少省的最直接

vdslafe

回复 22# kwankwaner


    如果SNR 要求一样，降低电源电压也同时降低信号幅度，噪声就要更好，电流就更大。所以降低电源不一定能直接降功耗。你有没做过这种系统的定制啊？是不是还是学生？

kwankwaner

回复 23# vdslafe


   1、 你自己都说考虑系统了，为什么不考虑数字部分呢，降了电源，一块cpu功耗不就降下来了么，模拟能在里面占多少部分呢

   2、不是所有的模块都关注SNR，而关注SNR的系统，若只是靠提高功耗来解决那叫lazy design，不需要人，电脑就能帮你设计

   3、做学生的时候曾经做过信号处理的系统，模拟部分用了各种低功耗设计终于减少了20%，然后基带的功耗是模拟部分降低功耗前的十倍

   4、这么喜欢问个人信息啊

semico_ljj

回复 9# lovexxnu
"如果要是片子以模拟电路为主的话，0.13以下的工艺没什么意义"这是为什么呢？不是有90nm，65nm的高速接口电路的

chenxm0113

回复 1# alexsoton82
当然有意义，而且这也是趋势。

首先必须与数字工艺一致，即使模拟电路设计代价大了些，在数字电路方面，还是有极大的优势的。


第二，你必须改变设计的方法学。比如以前你需要用OP的地方，改为少用或者不用。实在要用的地方，多点功耗也无所谓，只要你的模块在整个系统中所占比例不是很高，另外，提出有意义的架构也行。
例如，以前设计pipeline ADC，需要很多OP，这几年大家做出超低功耗的，采用45nm或者65nm，大多少用OP，架构上多用比较器，采用pineline+SAR.


工艺的进步不一定对每一个电路都有好处，但是总体上有好处就行了。


如果你做的纯模拟电路，当然用不着。可是如今很多芯片是模拟+cpu+dsp。模拟只是其中一部分。所以有意义设计低压低功耗的模拟电路，即使有难度。

gaojun927

不知道楼上几位说能明显减小的和说改善不大的都是做什么方向的？我觉得电路和电路不同，差异也很大吧。
我做的电路，感觉如果用普通IO device，似乎一代一代的变化不会那么大。如果用core，感觉是可以减小很多，但是电源电压减小了，管子的ro也小了，是不是到一定程度反而电路更复杂了。至于说用数字辅助模拟部分，这个应该是小尺寸的趋势吧，但是这似乎和模拟的scale含义不完全相符，可以说的系统的scale。

gaojun927

回复 14# lovexxnu
增加power domain，许多时候SOC不在乎，而且为了模拟的性能，本身模拟就需要单独的power domain

zhangbj1980

IO device 可能牵涉到ESD等问题，相对是确定的，所以在各种工艺下尺寸当然变化不是很明显啊，core devce显然和scale相关，当然变化明显。

semico_ljj

jixuguanzhu